DC problemei: Modulul conţine unmapped componente

O

omara007

Guest
Max Prieteni

Am un avertisment care ies din DC, după cum urmează:
Cod:Atenţie: Modulul regfile conţine componente unmapped. Producţia netlist ar putea să nu fie citit înapoi în sistem.
(VO-12)
 
Acest avertisment este generat atunci când verilog scrie detecta că există referinţe de SELECT_OP sau componente GTECH în acest modul.Când termin compila, poate că acest avertisment nu este necesar să fie îngrijiţi.

 
horzonbluz a scris:

Acest avertisment este generat atunci când verilog scrie detecta că există referinţe de SELECT_OP sau componente GTECH în acest modul.
Când termin compila, poate că acest avertisment nu este necesar să fie îngrijiţi.
 
do u vedea acest avertisment după compila comandă.urmată de compila-incr

 
Am făcut doar următoarele 2 etape:
1.read_file-format vhdl file.vhdl
2.scrie-format verilog-hier-o netlist.v

şi că am primit avertizare de la sfârşitul raportului.

 
Salut,
Înainte să citesc în vhdl de fişier aveţi nevoie pentru a oferi tehnologie de bibliotecă pentru care aveţi nevoie pentru a harta de proiectare.După menţionarea de care aveţi nevoie pentru a compila şi apoi puteţi scrie netlist.

Corectaţi-mă dacă mă înşel.Mulţumesc,
Nik

 
Pentru sigur am specificat de tehnologie.lib.După ce am făcut în 2 etape am menţionat ..Cred că este ea însăşi read_file de compilare pas.

 
omara, tu havent folosit legătură de comandă, comanda read_vhdl nu are în compila-a construit pas, asa ca au u este de a specifica în mod explicit, dacă urmaţi belwo paşi, şi nu ar trebui să văd nici o problemă, dacă este cazul să-mi spuneţi

1.read_file-format vhdl file.vhdl
2.link
3.compila
4.scrie-format verilog-hier-o netlist.v

 
dcreddy1980 a scris:

omara, tu havent folosit legătură de comandă, comanda read_vhdl nu are în compila-a construit pas, asa ca au u este de a specifica în mod explicit, dacă urmaţi belwo paşi, şi nu ar trebui să văd nici o problemă, dacă este cazul să-mi spuneţi1.
read_file-format vhdl file.vhdl

2.
link

3.
compila

4.
scrie-format verilog-hier-o netlist.v
 
omara007 a scris:dcreddy1980 a scris:

omara, tu havent folosit legătură de comandă, comanda read_vhdl nu are în compila-a construit pas, asa ca au u este de a specifica în mod explicit, dacă urmaţi belwo paşi, şi nu ar trebui să văd nici o problemă, dacă este cazul să-mi spuneţi1.
read_file-format vhdl file.vhdl

2.
link

3.
compila

4.
scrie-format verilog-hier-o netlist.v
 
Da, e acolo, în MOD_UNS_OP meu netlist.
Totuşi, nu am primit nici un avertismentele referitoare la acest MOD_UNS_OP, altele decât cele de eroare menţionat anterior.I-au făcut avertismente, dar pentru alte lucruri.

 
omara007 a scris:

Da, e acolo, în MOD_UNS_OP meu netlist.

Totuşi, nu am primit nici un avertismentele referitoare la acest MOD_UNS_OP, altele decât cele de eroare menţionat anterior.
I-au făcut avertismente, dar pentru alte lucruri.
 
rsqf a scris:eek:mara007 a scris:

Da, e acolo, în MOD_UNS_OP meu netlist.

Totuşi, nu am primit nici un avertismentele referitoare la acest MOD_UNS_OP, altele decât cele de eroare menţionat anterior.
I-au făcut avertismente, dar pentru alte lucruri.
 
omara007 a scris:rsqf a scris:eek:mara007 a scris:

Da, e acolo, în MOD_UNS_OP meu netlist.

Totuşi, nu am primit nici un avertismentele referitoare la acest MOD_UNS_OP, altele decât cele de eroare menţionat anterior.
I-au făcut avertismente, dar pentru alte lucruri.
 
salut prieten,

"MOD_UNS_OP" este o componentă de design depozitare.

1.Besure că "MOD_UNS_OP" componentă este în biblioteca dumneavoastră Synopsys sintetice (standard.sldb) fişier.

2.Verificaţi dacă acesta are nevoie de o licenţă separată pentru tht.

3.Divizia de modul şi operatorii nu au fost niciodată standard de licenţă gratuită DesignWare module.divizarea şi modul implementãrile sunt cuprinse în nici dw_foundation.sldb fişier sau de dw02.sldb fişier (de la synopsys)

Deci, încercaţi următoarele script

set synthetic_library ()
set target_library "XXX"
set link_library [lista * XXX]

read_file dw_foundation.sldb (OR)
read_file dw02.sldb
..
..
read_verilog test.v
..

încercaţi asta ne da de ştire, de rezultatele

Sunil Budumuru
asic-dft.com

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top