DC constrângeri Solicitare

[vlsi_freak]

Hi All,

Eu am un design care este pur Combo.
Logica este dat mai jos,

first_out <= fixe şi inputA;
sec_out <= fixe şi inputB;
third_out <= fixe şi inputC;

temp_output <= inputA şi ext_input;

Factori de producţie Aici inputA, inputB, inputC sunt modul în cazul în care este inputA ASYNCH de intrare şi alte două sunt inputuri Synch.De intrare fix este coiming într-Synch de la un modul extern.

Cele trei ieşiri first_out, sec_out şi third_out sunt iesiri trecerea de la modul meu de a IP diferite.În mod similar temp_output este, de asemenea, o ieşire de la modul meu.

Aici, cum ne constrânge acest intrările şi ieşirile.Nu avem nevoie pentru a specifica de intrare şi ieşire întârziere aici, deoarece, nu există nici o logica secventiala în modul meu folosind aceste semnale de intrare.

Vă rugăm să schimb de idei ur.

Toate cele bune.
ciudat

 

[Shelby]

Dacă acest bloc este sintetizat şi se pune separat, atunci da, tu ar trebui să specifice de intrare / ieşire constrângeri.În caz contrar, instrumente pot folosi doar cele mai mici celule de conducere capac de mare, şi veţi vedea rezultatele calendarul rău atunci când vă conectaţi în acest modul, la nivel de top.