Cum se pot obţine de la structura de cod VHDL?

[StevenL]

Interesant subiect,

Im 'trying în prezent pentru a obţine un pic de aspect de la VHDL să le folosească în cipul meu de semnal mixt.Nu aveţi vreo informaţie sau tutorial pe oricare dintre Mentor IC gară sau de siliciu Ansamblul cu privire la modul de a face acest lucru?

Salutări,
Steve

 

[CDRCDR]

Dacă aveţi doar VHDL, si tu eithe construi celula de standardul de tine, ai putea să se bazeze pe o celula standard, de la unele furnizor, apoi utilizarea sysnopsys de sinteză şi pentru a obţine aspectul final

 

[electronrancher]

, care este interesant pentru mine - Eu nu fac digitale.(de fapt, cred că vă aflaţi într-un forum greşit, dar cui îi pasă!)

Vrei să spui că sinopsis poate ruta un aspect standard, de celule de la VHDL?

Am folosit un program gratuit numit electrice care pot canal ruta celule standard de la VHDL structurale, dar nu poate converti VHDL comportamental în structurale.Pentru cei dintre voi care nu sunt familiarizaţi, structural este similar cu un schematice - INA de nand2 conectat la Out of nand1.utile, dar nu mare, deoarece va trebui să vă petrece ziua întreaga faci schematice oricum.Vreau să scriu maşini de starea mea în comportament, apoi pentru a compila un simplu set de DFF, NAND, nici, inv., etc atunci canal traseul este ok.

oricine folosi acest flux?vă rugăm să specificul, aş dori să se vedea exemplele dumneavoastră dacă este posibil, sau aud despre cum a fost făcut.

mulţumesc!

 

[flyankh]

Mazelk Max

De ce esti asa de insista cu privire la utilizarea dispunerea dumneavoastră? Celule STD nu este mai rău decât a ta

flyankh

 

[brain79]

Există mai multe moduri de a face un aspect, şi atunci când ur în industria luaţi ceea ce este deja facut, dar, thas nu vine de la vânt, care este facut pentru oameni ca mazelk, asa ca nu-i spun ", care se face ", ajuta-l, şi veţi afla cum să obţineţi o performanţă mai bună în schema de

 

[jaxshai]

dacă nu aţi făcut dumneavoastră de codare RTL.ar trebui să faceţi pentru a sintezei de luat bibliotecă netlist dependente.
Apoi, puteţi face P & R, la ultima face de cartografiere pentru a "obţine"
layout complet.

Aşa cum a spus Flyankh, toate biblioteca este asigurat de turnătorie

 

[mazelk]

Adică, dacă am porţile de bază (cum ar fi, nici, NAND, nu,, XOR) ca celule de aspect din Mentor IC, cum pot primi layout complet (nu floorplaner. Vreau să mă schema cu polysilice, diffusions, metale, persoanele de contact, etc).Eu am toate RTL de codurile VHDL.

Oricine ştie cum să?

 

[flyankh]

mazelk a scris:Eu doar am făcut coduri VHDL pentru modulele de microprocesor (ALU, registres, PC, etc).
De asemenea, am făcut porţi de bază în layout (NOR, NAND, Exor, nu), aplicând Mentor IC.Cum pot obţine aspectul acestui microprocesor, folosind Mentor IC???

 

[mazelk]

Max ....

Eu doar am făcut coduri VHDL pentru modulele de microprocesor (ALU, registres, PC, etc).De asemenea, am făcut porţi de bază în layout (NOR, NAND, Exor, nu), aplicând Mentor IC.

Cum pot obţine aspectul acestui microprocesor, folosind Mentor IC???

Thanks in advance ....