Cum să creaţi netlist HSPICE???

[etrobin]

Bună ziua, toate,

Aş dori să ştiu cum de a crea un netlist HSPICE (. SP) în cazul în care m-am biblioteca si model pentru ea???Ceea ce vreau să fac este să rulaţi analiza tranzitorie a unor circuite de netlist Verilog care au folosit pentru post-simulare!Mai mult decât atât, dacă I a alerga HSPICE de metoda de introducere schematice, poate m-am analiza fel ca cip real???
Vă mulţumim pentru consilia!

etrobin

 

[qslazio]

sintaxa Verilog netlist este complet diferită de cea a hspice

ar trebui să faceţi STA şi a obţine fişierul sdf şi înapoi pentru a adnota netlist dvs. Verilog
BTW: instrument care face simulare post este încă VCS sau VerilogXL

 

[etrobin]

Vă mulţumim pentru răspuns!
Ştiu cum să fac sta / post-simulare cu Verilog netlist & sdf!
Vreau doar să rulaţi HSPICE, dar nu au nici o idee despre modul de intrare un netlist (. SP)??
Orice sfătui???

etrobin

 

[wein]

aveţi posibilitatea să utilizaţi simulatiom Synopsys nanosim baza dvs. de design pe condiment.

 

[rakko]

mai uşoară cale de a crea netlist condiment de la design-ul este să-l citiţi în virtuoz cadenţă şi apoi spune-cadenţă de a scrie netlist condiment.Dacă aveţi acces la cadenţă instrument (instrument de icfb) şi doriţi să faceţi acest lucru lasă-mă să ştiu şi vă voi trimite procedura pentru a face acest lucru.

 

[kelvin_sg]

Când faceţi acest lucru de simulare HSpice, veţi cere dvs.
Place & Route furnizor pentru netlist CDL.După ce au
a face P & R, instrumente de aspect poate extrage unele tranzistor
modele şi rezistenţa la sarma / valorile capacitance.
Aceste valori sunt folosite pentru simulare tranzitorii.

Netlist CDL este diferit de Verilog.

 

[haosg]

, puteţi rula starRC pentru a extrage parasitics, este, în general, este dosar spef care sunt similare cu condiment.
, puteţi rula hsim sau nanosim de a face sub-Spice-simulaiton nivel.
Cred că hspice, de asemenea, poate citi fişierul, dar s-ar simulare prea lung.
pentru design digital, nanosim şi hsim este suficientă.

 

[markty]

Deoarece u vrei sa faci o simulare post, cred ca u a putea extrage netlist de la layout.

 

[tony_taoyh]

Te sfatuiesc două metode, speranţa de ajutor pentru tine.
(1) Dacă aveţi nevoie de rezultat corecte, atunci ai nevoie de a utiliza GDS de a face extracţie RC, apoi utilizaţi
generate RC netlist Hspice de a face simularea tranzistor nivel.

(2) În cazul în care aveţi nevoie doar de o simulare a alerga Hspice, fără obligaţia de mare pe precizie.Apoi, puteţi folosi "nettran" (în Heculus) sau "v2lvs" (în Calibre) pentru a transforma netlist Verilog în netlist Hspice.Pentru a păstra acurateţea, unele CShunt pot fi adăugate în funcţie de tehnologia utilizată biblioteca.

Mult noroc ...