Cum de a controla ordinea de compilare în instrument de simulare?

[AlexWan]

În designul meu, există mai multe blocuri.Dar, pentru un motiv interval de timp, am de a controla ordinea de compilare în timpul simulării.

Aţi putea să-mi spui instrument SIM (cum ar fi VCS sau NC) pentru a controla modul în care ordinea de compilare?Sau cum să re-comandă ordinea de compilare, prin intermediul meu?

Mulţumesc.

 

[cnspy]

Cred că există două metode să se ocupe de acest lucru.

În primul rând voi folosi în interval de timp de compilare de comandă pentru a trece peste cele din fişiere de proiectare.

celălalt este utilizând lista de fişiere de a compila design.

 

[aji_vlsi]

AlexWan a scris:

În designul meu, există mai multe blocuri.
Dar, pentru un motiv interval de timp, am de a controla ordinea de compilare în timpul simulării.Aţi putea să-mi spui instrument SIM (cum ar fi VCS sau NC) pentru a controla modul în care ordinea de compilare?
Sau cum să re-comandă ordinea de compilare, prin intermediul meu?Mulţumesc.

 

[AlexWan]

Eu am incercat aceste metode.Dar, când am schimbat scara de timp de cateva fisiere Verilog, rezultatul va fi diferit.Şi eu pot obţine log dosar.Ea arată scara de timp a unor alte fişiere să fie schimbat.

Sunt confuz acest lucru.Orice unul a putea utiliza aceste metode în proiectele dumneavoastră şi obţineţi rezultate ideal?

Eu am contactat cu AES de VCS şi NC.Dar ei nu pot asigura ordinea, doar da-mi niste note de la UG.Există şi unele greşeli în aceste UGS.

 

[Kermit]

Cred că puteţi folosi acelaşi interval de timp în proiectarea completă, doar modifica scara cea mai mica ca interval de timp pentru proiectarea completă.
Cred că efectul asupra alt dosar, cu mare interval de timp este numai lent de simulare, it wont a afecta rezultatul simulare!