conversie de "şi nu" cu verilog

[taoshen]

într-un fişier vhdl, există următoarele două expresie:

===========================

variabilă tt: std_logic_vector (7 downto 0);
...
tt: = (altele => '-');

dacă (exp1 şi nu exp2)

===========================

cum să-şi exprime în acelaşi sens de "-" şi "şi nu" cu VerilogHDL.

 

[jelydonut]

im bine nu sunt sigur ce exactically "-" este ..cred ar fi spus 8'bxxxx_xxxx; ..

ca şi pentru a nu ..

if ((expr1) & ~ (expr2))

jelydonut

 

[taoshen]

Multumesc pentru jelydonut fel de ajutor.

scuza-ma, thesr este încurcat-o altă întrebare despre is_x

==========================
PC: std_logic_vector (31 downto 0);

...

dacă nu is_x (PC), apoi
...
==========================
The "is_x" înseamnă că fiecare bit de vectorul sunt "x" sau unele din vector sunt "x".
Nu încercaţi să găsiţi definiţia "is_x".dar nu reuşesc.
sunt "is_x" a definit de utilizator sau funcţia constantă?