constrângerile legate de porturile de ieşire şi câte ceva despre AMBA

Y

yangbay81983

Guest
Salut,

atunci când vom face o sub-specificaţie IP pentru controlerul DRAM, înainte de design RTL nostru, cum să evalueze şi să adăugaţi constrângeri privind porturile de ieşire, care vor fi conectate la SDRAM, thanks!de exemplu, set_load =?

O altă întrebare este rezultatul sintezei de transport cu autobuzul AHB.Does it conţin numai arbitru şi Decoder?Încă o dată, thanks!

Yang

 
În mod normal, 30% din ceasul este specifed ca întârziere de ieşire.

 
lakshman.ar a scris:

În mod normal, 30% din ceasul este specifed ca întârziere de ieşire.
 
Oricine ar putea răspunde la întrebarea mea: cum să adăugaţi de intrare / ieşire constrângeri întârziere pe de intrare / ieşire porturile de IP care se conectează medii de externe?Mulţumesc

 
Eu crede că ar trebui să consultaţi SPEC pentru a vedea cerinţa dealy şi se consultă cu proprietarul de IP!

 
FOA în cazul în care u au cumparat FRM anchetă some1 ELS, u nu se poate specifica o intrare / ieşire întârziere cu privire la aceste porturi!

U trebuie să se consulte persoana care a proiectat de IP THT!

ur întrebarea: "Ar putea cineva răspunde la întrebarea mea: cum să adăugaţi de intrare / ieşire constrângeri întârziere pe de intrare / ieşire porturile de IP care se conectează medii de externe?"

Vă rugăm să elaboreze cu privire la ceea ce se cerinţă ur, a face u doriţi să adăugaţi AI constrângeri O / întârziere la porturile de IP?

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top