conductă ADC folosind Verilog O modele în Cadence

[steadymind]

Salut,

I sînt trying pentru a simula un pic 10 80Ms / s de conducte ADC folosind Verilog O modele pentru comutator si amplificator, dar când am extras codurilor de ieşire şi am complot FFT a lua doar circa 30 dB.Codurile de ieşire sunt bine ca am verificat folosind un test de la sol şi nu au nici o coduri lipsesc.

Am incercat acest lucru pentru frecvenţe de intrare diferite şi diferite frecvenţe de eşantionare.
De fiecare timp i a lua valori între 28 şi 30dB.

Poate cineva explica de ce acest lucru se întâmplă.

Mulţumesc

 

[JoannesPaulus]

Cred că s-ar putea avea un bruiaj "" problemă: trebuie să setaţi exactitatea timp de prelevare a probelor în declaraţia dvs. de ceas de prelevare a probelor.

 

[steadymind]

Nope.Am încercat-o cu surse de ceas ideal şi prin utilizarea unui generator de ceas nu pare să existe nici un efect asupra rezultatului.

Sunt de acord că, teoretic, ar putea afecta bruiaj SNR dvs., dar nu şi atunci când i sînt care folosesc surse de ceas ideal.

 

[JoannesPaulus]

Eu nu vorbesc despre sursa de ceas, ci mai degrabă situaţia de prelevare a probelor în Verilog dvs. de-un cod.Cred că pe care îl utilizaţi ceva de genul:

analog_begin
@ (Cross (V (CLK)-VTCLK, 1.0), time_tolerance, expr_tolerance),
Vout = V (IN);
V (OUT) < Vout;
final

time_tolerance este o expresie constantă, cu o valoare pozitivă, care este cea mai mare intervalul de timp pe care le consideraţi neglijabil.

expr_tolerance este o expresie constantă, cu o valoare pozitivă, care este cea mai mare diferenta pe care le consideraţi neglijabil.Dacă specificaţi expr_tolerance, sa şi a time_tolerance trebuie să fie îndeplinite.Dacă nu specificaţi expr_tolerance, simulator utilizează valoarea parametrului propria reltol.Adaugă după 58 secunde:Eu nu vorbesc despre sursa de ceas, ci mai degrabă situaţia de prelevare a probelor în Verilog dvs. de-un cod pentru eşantion şi menţineţi apăsată tasta.Cred că pe care îl utilizaţi ceva de genul:

analog_begin
@ (Cross (V (CLK)-VTCLK, 1.0), time_tolerance, expr_tolerance),
Vout = V (IN);
V (OUT) < Vout;
final

time_tolerance este o expresie constantă, cu o valoare pozitivă, care este cea mai mare intervalul de timp pe care le consideraţi neglijabil.

expr_tolerance este o expresie constantă, cu o valoare pozitivă, care este cea mai mare diferenta pe care le consideraţi neglijabil.Dacă specificaţi expr_tolerance, sa şi a time_tolerance trebuie să fie îndeplinite.Dacă nu specificaţi expr_tolerance, simulator utilizează valoarea parametrului propria reltol.