Cât de repede se noastră FPGA cip ruleze?, Cum să verific?

[xtcx]

Pentru mea FPGA (spartan 3, viteza de grad -4) am stabilit sistemul de viteză ceas de 100MHz.I nu a observat nici o diferenţă în performanţa mea încă, dar recent am observat că, la sfârşitul celui de-al sintezei proces, ISE oferă o tabulation care se afişează (aproximativ)

Termenul Sumar:
---------------
Viteza Grad: -4

Perioadă minimă: 24.976ns (Maxim Frecventa: 40.038MHz)
Minima de intrare timp înainte de sosirea ceas: 9.585ns
Maximă de ieşire necesare timp după ceasul: 7.484ns
Valoarea maximă a combinational calea întârziere: Nu calea găsit ceva de genul asta!.Cred că acest lucru este afişat la ultima de sinteză.

Nu înţeleg asta!, La ISE încă nu complet de implementare (de rutare, introducerea, etc), dar cum ar putea-o doar raportul meu clk de intrare maximă este limitată la câteva valoare? ... De asemenea, această limitare a vitezei maxime clk variază cu diferite de design! ... Vă rog să-mi clarifica de ce au declarat Xilinx 320MHz pentru spartan 3 chip clk viteza, dar de ce procesul de rapoarte de sinteză ca asta?. Este ca urmare a FF latenţă când Cascading sau ca urmare a vitezei de grad? ... . Mulţumesc băieţi!.

 

[echo47]

De XST sintetizator compilează HDL-vă şi apoi face o scurtă estimare a cât de repede vă design va rula în faţa sa şi fiinţe loc traseu.În cazul în care estimare este mult mai rău decât vă calendarul constrângeri, este aborts fără loc şi de traseu.

Asta 320 MHz valoare pare ca unele situaţie ideală.Cele mai multe desene sau modele spartan-3 nu va merge atât de repede.Max dumneavoastră depinde în cea mai mare viteza de pe cât de mult sa-ti pui combinatoriala logică între flip-flops, lungimea traseului, iar fanout.
Ultima editare de echo47 pe 05 martie 2008 10:55; edited 1 time in total

 

[xtcx]

Bine, dar fără a face vreun introducerea de dirijare şi de acţiune, cum ar putea decide sinteza pas mea maximă de viteză ceas ?.... De asemenea, când vreau să conduc cu design 80MHz, sistemul oferă doar 24MHz şi naiba cu asta, cum pot -mi fac timp morre de design specifice? ... Deci, fără a se lua o privire la acest lucru va complet riun noastre de proiectare, dacă aceasta
este pur şi simplu pe bază de timp ?.... Care este soluţia pentru a obţine maximum de rating pentru ceasul nostru de design? ... . Ai vreo idee pentru acest ?....

 

[echo47]

XST poate cumva o estimare a momentului ideal chiar înainte de dirijare.Se stie viteza de flops şi porţi şi alte dispozitive, dar care nu este încă reală de dirijare întârzieri.

Hopa, stai, de la începutul abandona pot să apară la începutul loc şi ruta, în loc de la sfârşitul XST sinteză.Am uitat exact.Îmi puteţi arăta un fragment din valoarea reală a raport de eroare?Un mesaj de eroare este comună "EROARE: Par: 228 - Cel puţin o sincronizare constrângere este imposibil să se îndeplinească, pentru că componentă întârzieri în pace depăşi constrângere. Fizic calendarul constrângere rezumat urmează..."

Aveţi posibilitatea să examineze calendarul raport de eroare pentru a vedea care este cauza semnal de sincronizare încălcare, şi să încerce să-l înţeleg de ce s-au produs.De cele mai multe proiecte, cel mai bun mod de a mări viteza max ceas este de a utiliza pipelining.