Cât de repede pentru a pune în aplicare în Adder Xilinx FPGA?

[mhytr]

Am constatat că o 16bit Adder în Spartan3 FPGA au o întârziere de aproximativ 6ns.
Dar embeded 18bit de multiplicare în Spartan3 FPGA au o întârziere de numai 8 ns.
Vreau sa fac o multiplicare urmat de un plus de 1 ceas de timp, asa ca am nevoie pentru a reduuce întârziere de Adder.
Poate cineva să-mi daţi câteva sfaturi?Mulţumesc

 

[echo47]

Aceste ns numere pare prea lent.Cât de repede nu aveţi nevoie de ea pentru a merge?Ce viteză versiune chip folosiţi?Cât de multe biţii de multiplicare sunt utilizaţi?În mod normal, pe care doriţi să le rearanja aritmetică a utiliza pipelining.Dacă ne arate exemplu de test de cod, care poate fi compilat, poate cineva poate sugera îmbunătăţiri.

 

[bibo1978]

utiliza un factor de multiplicare pipelined paralel cu un Adder, în acest fel nu veţi pierde
dvs. tranzitată, adică veţi obţine un rezultat în fiecare ciclu de ceas, dar va trebui unele latenţă.

 

[Johnson]

Presupun că basedon
dvs. Const.sinteza de instrument se va alege pe cel mai bun, pentru ca este mai bine pentru a lucra in jurul lui pe sinteza Const.Cu toate acestea addre mare viteză are întotdeauna o problema!