bloc de memorie cu acces Exchage-uri (ISE & qu (AT) rtus)

[copilului]

Recent, în timp ce eu sunt programarea unui spartan-3E bord folosind ediţie ISE10.1 de web, am dat peste această problemă în cazul în care designul meu a trecut de compilare şi de sinteză în cazul în care am setat constrângere timing la 20ns (50MHz as i sînt folosire oscilatorul de bord).Nu avertizare sau de eroare este afişat, dar memoria scrie operaţiunea nu este efectuată.Cu toate acestea, după program pentru a Spartan-3E, operaţiunile de memorie scrie, uneori, nu pot fi efectuate.Reţineţi că este "uneori" nu poate fi efectuată, şi este foarte instabilă.

Eu am venit vizavi aceeaşi problemă în timp ce I was folosire Quartus2 de web ediţie luni în urmă.Nu avertizare sau de eroare este afişat, dar memoria scrie operaţiunea nu este efectuată.Acesta a fost rezolvată după cum am pus constrângere calendarul pentru a 10ns, şi a alerga de simulare mai târziu folosind viteza CLK de 20ns perioadă.Cu toate acestea, în Spartan-3E de proiectare acum, eu nu-şi poate permite să pună constrângere calendarul 10ns ca logica nu este suficientă.

Stie cineva despre / confruntă cu această problemă?Orice idee cum la spre solve??Thanks in advance ...

 

[sheik_vb]

Salut,

Poate tu post RTL dumneavoastră ...

 

[FVM]

50 MHz este lent, mai degrabă pentru memorie pe cip, mă aştept la o problemă de bază de proiectare.

 

[copilului]

FVM a scris:

50 MHz este lent, mai degrabă pentru memorie pe cip, mă aştept la o problemă de bază de proiectare.

 

[mmarco76]

Aţi setat toate constrângere?
Nu numai un ceas, dar, de asemenea, de configurare şi menţineţi apăsată tasta?
Dacă da, poate că le-aţi pentru a corecta unele urme de faptul că, pentru care trebuie luate în considerare.
Luaţi domeniul de aplicare digitale si uita-te la semnalul de la partea de memorie (atunci când scrie) şi apoi se facă acelaşi lucru la partea FPGA (când aţi citit), în vederea instituirii constrângerile dreapta.Adăugat după 4 minute:Ops, poate I'we citi greşit ..
Nu esti vorbind de o memorie RAM externe, ci de unul intern, nu?(în thread anterioare am sugerat ce să fac în cazul în care se aflau în afara de FPGA)
Dacă este de un interne, pe Qu (AT) rtus care le-aţi de a pune atenţia cu privire la toate opţiune puteţi alege şi a fi siguri că toate dvs. de a scrie şi a citi codul este sincronă cu memoria.
Vreau să spun că, în cazul în care memoria este 50MHz, toate semnal dumneavoastră trebuie să fie genera cu 50 ACEEAŞI MHz.
Dacă nu o fac (dar poate aţi genera un semnal care, în mod diferit), trebuie să setaţi toate constrângere, deoarece calendarul qu (AT) rtus o va analiza dreapta (I mean multicycle dacă vă genera semnal de ceas cu diferite, dar înrudite sau înfiinţat şi ţineţi apăsat pentru generarea de diferite fel de semnal).
De obicei, ca o durere, aşa că am sugera să fac un design complet sincronă, care este întotdeauna mai bine.