assining valoare să se înregistreze

[rockgird]

hii, m faicin o problemă, în timp ce assing valoare "REG" - port. de fapt, aceasta este parte din modul meu de fulladd1 cod (S, CO, A, B, CI), co ieşire, s; co sârmă, s; de intrare A, B, CI; sârmă A, B, CI; sârmă a_b_o, b_ci_o, a_ci_o; XOR a_b_xor (a_b_o, a, b); xor s_c_xor (S, a_b_o, CI), şi a_and_ci (a_ci_o, a, b) şi b_and_ci (b_ci_o, a_b_o, CI) sau co_or (CO, a_ci_o, b_ci_o ); endmodule aceste lucrări, dar atunci când folosesc acest modul fulladd1 (S, CO, A, B, CI), co ieşire, s; reg co, s; de intrare A, B, CI; sârmă A, B, CI; sârmă a_b_o , b_ci_o, a_ci_o; XOR a_b_xor (a_b_o, a, b); xor s_c_xor (S, a_b_o, CI), şi a_and_ci (a_ci_o, a, b) şi b_and_ci (b_ci_o, a_b_o, CI) sau co_or (CO, a_ci_o, b_ci_o); endmodule nu funcţionează! plz ajută-mă. PS: - m Usin HDL Active 6.3 pentru writin Verilog prog. thanx în anticiparea

 

[freeinthewind]

u trebuie să atribuie o valoare pentru a înregistra cu un ceas.

 

[benzwishc]

u utiliza modulele intantiated primitive de a atribui de ieşire, dar de fapt, doar egal cu a avea misiune continuă în acest progres, de asemenea, trebuie să fie tipul de sârmă, dacă doriţi să aveţi Reg tip, u trebuie să aibă un proces, doar întotdeauna bloc, puteţi apela ceva despre acest subiect pentru a Verilog tutorial