Are cineva are ceva experienta de comanda "elabora

[swgchlry]

Când l-am folosi synopsys DC pentru a sintetiza un desen sau un model, vreau să utilizaţi comanda interfaţă, dar nu pot înţelege de parm "arc" a "elabora".Un exemplu de utilizare
"elabora AAA-arc" BEAVHIOR "", dar că este un exemplu de proiectare VHDL.Acum am verilog pentru a folosi un model de design, cum se scrie comanda "elabora"?Are conţinut după-arc este o rezervate cuvânt?Cât de multe valori pot fi atribuite?I-am scris la comandă, după cum urmează: elabora AAA-arc "verilog"-actualizare, de compilator arată că-update este dezactivat,
de ce?

 

[tukken]

Acest comportament a început în versiunea 2001.08 cu introducerea unei noi
variabilă, power_cg_flatten.Valoarea implicită este fals, prin urmare, ungroup
comandă nu poate nivela ceas-gating celule.În versiunile mai devreme decât
versiune 2001.08, ungroup-toate-pleoşti elimină toate ierarhie în design.

Înainte de ungrouping ceasul-gating celule, stabilit următoarele variabile:

- Mod de dcsh (dc_shell)
power_cg_flatten = true

- Mod de dctcl (dc_shell-T) sau psyn_shell Mod de
power_cg_flatten = true

În cazul în care variabila este setată la true între elabora-gate_clock şi compila
proces, ceasul-gating stil este integrată şi ungroup-toate-nivela se face
înainte de compilare.Ceas-gating celule puse în aplicare în timpul elabora-gated_clock
va duce la pierderea lor atribute.Din acest motiv, compilaţi implementeaza ceas-gating
celule, care utilizează celule discrete, cum ar fi pricepe, sau, şi şi porţi.Pentru a preveni acest
să se întâmple, urmaţi acest proces:

dc_shell script:

analiza-f verilog top.v
set_clock_gating_style ......
elabora-gate_clock

ungroup-toate-pleoşti
compila

power_cg_flatten = true

ungroup-toate-pleoşti
scrie-hier-f verilog-o top_flat.v

În versiunile mai devreme decât 2001.08, folosiţi următorul script:

analiza-f verilog top.v
set_clock_gating_style .......

elabora-gate_clock

clkgate_designs = găsi (design "SNPS_CLOCK_GATE *")
set_dont_touch clkgate_designs
ungroup-nivela-toate

compila

remove_attribute clkgate_designs dont_touch
ungroup-nivela-toate

scrie-hier-f verilog-o top_flat.v

 

[swgchlry]

pentru a tukken:
Nu are nici o legătură cu parm "-architechure"?Nu am luat-o.

 

[maxsnail]

Cred că vă este ARCH design este behaviol sau RTL sau verilog sau ...

 

[floatgrass]

puteţi folosi:
elabora xxxx-arc "verilog" lib-Work-actualizare