Ajutor cu un design FPGA!

[bsodmike]

Hello there!

Sunt nou la FPGA dar eu sunt mirat cum s-ar putea trata această problemă.

Există două butoane ca intrare şi fiecare are o putere corespunzătoare spun SWA / SWB şi LEDA / LEDB.

Practic, dacă SWA este împins, Leda ar trebui să fie "latched" până când sistemul este de a nu putea suporta.Acelaşi lucru pentru SWB, care ar latch LEDB.

Acum, iată pic cam complicat - dacă ambele sunt împinse simultaneoulsy comuta apoi ne-am "între LEDA şi LEDB pentru fiecare simultană succesive impinge.

Are o trateze această problemă ca o FSM, cu Mealy model?Am încercat doing un tabel de stat / diagrama de stat şi a lovit un zid de caramida cu partea LATCHING.

Eu am venit cu un design care implica logica simplă, dar eu sunt întrebam dacă există o cale mult mai bun de a face acest lucru.Cum am stabilit despre acesta este modul în care un Caveman ar - nici o planificare adecvată şi de gândire cum acest lucru s-ar ...

Deci, orice ajutor în rezolvarea acestei pentru a da:

diag de stat
tabel de stat
tabelul extins de stat
minimizare
diag final de sistem

Multumesc mult!

Mike

 

[AW]

@ Mike;

Ce-ai descris suna ca un FF JK.

Uită-te până tabelul de adevăr şi acest lucru se va lua tu pe calea ta.
Din moment ce nu a spus nimic despre un ceas, JK nu s-ar putea ajuta, pentru că modificările statele în timpul ceasul.

Hope this ajutor
wa

 

[bsodmike]

Voi fi cu ajutorul unui FF D Type.

Design meu actual este destul de dulce, voi schem it sus şi post aici după ce am simula-o în Max PLUSII cândva în această săptămână ...

ceas == apăsare de buton

 

[dddhacker]

Ei bine, dacă veţi utiliza input de la switch-uri ca ceasul Cum vei stabili a nu putea suporta flipflops.Tu vei cravată de intrare D pentru a VCC sau sol.Este obiceiul toggle de genul asta.

 

[bsodmike]

Bolnav 'a lua schem făcut mâine.A se vedea cum funcţionează, atunci ...

Mulţumesc,

Mike