întrebare

N

negreponte

Guest
Sunt nou in Synopsys.
Aţi putea să-mi dea informatii despre
script-urile din Synopsys
estimare de putere în Synopsys

Mulţumesc

 
Ce fel de script-urile sunt căutaţi??

Sinteza logice?
Sintezei de fizică?
STA?

, care de instrumente de toate Synopsys 'ai de gând să utilizaţi?

 
pentru a diemilio:
Couldy tu scripturi ponderea pentru synthsis logica, inclusiv optimation powr şi DFT.

şi script-ul ATPG.Mulţumesc!

quan2228228

mea de email: quan228228 (at) hotmail.com

 
Am pune în aplicare algoritmi şi vreau să am resullts în zonă, putere şi frecvenţă.
Sistemul meu are trei intrări de bază A (m-1 downto 0), B (m-1 până la 0) şi R (m-1 downto 0) şi funcţionarea sa încheiat după cicluri m.
A, B sunt aleatoare, dar R face parte dintr-un set specific de numere.
Vreau pentru a afla ce numărul R dă-mi cele mai bune rezultate în termeni de putere.Mulţumesc

 
Ei bine, eu nu sunt un expert în acest subiect, deoarece am lucrat doar de 6 luni de către toate meu de sine (nu tutori !!!).Cu toate acestea, voi posta un script-am folosit pentru a sintetiza o sus / jos contra folosind Design de compilatoare şi o bibliotecă TSMC 0.15 um.Nu există nici o optimizare putere acolo, dar puteţi folosi PRIMEPOWER sau Power compilatoare de a face optimizare putere şi de analiză.Check out Manuale de utilizare pentru aceste două instrumente.

(ignora comentarii, acestea sunt în limba spaniolă)

Sper că acest lucru vă va ajuta,

diemilio
Ne pare rău, dar ai nevoie de autentificare pentru a vizualiza acest ataşament

 
Iată un alt script.Aceasta face parte din Ohio State University.La sfârşitul script-ul pe care o folosesc o pereche de comenzi pentru a raporta încălcări.

Sper că acest lucru vă va ajuta,

diemilio
Ne pare rău, dar ai nevoie de autentificare pentru a vizualiza acest ataşament

 
Puteţi căuta Google "lista de control pentru sinteza dc"

 
Sunt confruntă cu o problem.while simplu încercarea de a citi un fişier Verilog utilizândfilename
,

read_verilog-filename
hdl_compiler,avem nevoie pentru a intra Control-C de 3 ori pentru a pune capăt procesului de lectură (astfel cum se menţionează în documentaţia), dar aşa se întâmplă că, chiar şi PRIMEPOWER este încheiată.

A putea u plz spune-mi cum să pună capăt procesului de lectură, fără de încheiere a PRIMEPOWER?

Thanks & Regards,

JugantorAdăugat după data de 1 ore 3 minute:
.. o altă problemă:eu am un modul DMA ... si-au luat un set de fişiere.cum ar fi Edge_fifo.v, socket.v ... care fac parte din fişierele proiectului.acum pentru rularea analiza de putere utilizând PRIMEPOWER, eu am nevoie pentru a verifica aceste fişiere, de asemenea, ... ca, deoarece partea de interfata este cea mai mare parte puterea de foame a oricărui sistem de DMA controller (o ştim noi .).... b4hand

problema este cum a putea i link-ul aceste fişiere auxiliare (cum ar fi edge_fifo, socket) cu DMA dosar so that I a putea a lua numerele de putere pentru regiunile de interfaţă, de asemenea,?

plz ajută-mă .. în cazul în care didnt u a lua această problemă în mod corespunzător .... nu ezitaţi să mi un email la adresa:

jug_nitd (at) yahoo.co.in
sau
jug.ece (at) gmail.com
[/ u]

 
Sunt aceste fişiere (Edge_fifo.v, socket.v) sintetizat??
Eşti folosind Design de compilatoare de a face sinteza dvs.??

diemilio

 
Jugantor a scris:

Sunt confruntă cu o problem.while simplu încercarea de a citi un fişier Verilog utilizând

filename
,
read_verilog-filename
hdl_compiler,[/ u]
 
Shiv_emf HI,
vă sunt corecte.în timp ce design_vision folosind / DC, I dont necesitatea de a utiliza-hdl_compiler.actually for my power analyis.Dar eu sînt folosire PRIMEPOWER
de fapt, pentru analyis puterea mea.
(cea mai noua versiune) Acolo am nevoie pentru a utiliza-hdl_compiler.invokes the native Primepower Verilog reader to read the file.

Bcoz sale în cazul în I dont folos it, apoi read_verilog filename.v

invocă cititorul nativ PRIMEPOWER Verilog pentru a citi dosarul.

rectifies this problem.

După cum cititorul este strict limitată la Verilog structurale, orice alte construi rezultate într-o read_verilog
sintaxă error.using-hdl_compiler
rectifică această problemă.

Dar, aşa cum am spus, ori de câte ori i folos-hdl_compiler, PRIMEPOWER păstrează la lectura şi doesnt termina.
şi dacă am intra Cntrol c 3 ori, PRIMEPOWER întreg devine încheiată.

[/ i]Adăugat după 29 minute:mad: diemillio

Am uitat să vă dea informaţii totală.
de fapt, toate aceste fişiere, de exemplu.EdgeFIFOs, Socket_FIFO sunt BluespecSystem Verilog (BSV) dosar.Ele sunt de fapt fişierele EdgeFIFO.bsv & Socket_FIFO.bsv.
Deoarece acestea sunt tipuri de fişiere bibliotecă utilizate pentru sistemul de controlerul DMA
Prin urmare sa de a nu este posibil pentru a genera fişierele lor Verilog.

De aceea ei cant fi sintetizate chiar.

Deci, cum pot rula o analiză de putere pe DMA să ştiu puterii sale de piese de foame folosind PRIMEPOWER?

Am încercat în compilator Design de asemenea.
aceste fişiere nu sunt achiziþie instanţiată în el

 
Cum te leagă aceste fişiere cu blocul de sus???

Sunteţi de a le include în biblioteca dvs. link-ul "" lista?

 
@ diemillio

Thats ceea ce am nevoie să ştiu.Cum pot aceste link-ul. BSV fişiere (cum ar fi Edge_FIFO, Socket_FIFO) cu dosar reale în timpul sythesization DMA, astfel încât aceste fişiere sunt, de asemenea luate în considerare (ceea ce nu se întâmplă acum)?

Ei, pentru că doesnt design_vision ia. Fişiere BSV., precum şi cele particulare. cant BSV fişiere fie convertite în fişierele lor de echivalent Verilog

Thanks & Regards,

Jugantor

 
Jugantor a scris:

@ diemillioThats ceea ce am nevoie să ştiu.
Cum pot aceste link-ul. BSV fişiere (cum ar fi Edge_FIFO, Socket_FIFO) cu dosar reale în timpul sythesization DMA, astfel încât aceste fişiere sunt, de asemenea luate în considerare (ceea ce nu se întâmplă acum)?Ei, pentru că doesnt design_vision ia. Fişiere BSV.
, precum şi cele particulare. cant BSV fişiere fie convertite în fişierele lor de echivalent VerilogThanks & Regards,Jugantor
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top