întrebări în legătură cu acoperirea vina?

B

bearpetty

Guest
În general, atunci când nu DFT, cât de o acoperire mult mai vina avem nevoie?90%, 95%, sau 100%?

Mulţumesc!

 
Salut

i think ur noi DFT.generally covrage vina nu este nimic altceva, dar raportul dintre nr.defectelor detectabil VS totală nr. de faults.so acum mai mare vina de acoperire va detecta mai mult nu a defecţiunilor de cip.dar pentru acoperirea vina mai mult nici de vectori sunt, de asemenea, high.If vectorii no.of sunt mari de timp, atunci te tester este mare.de aceea este mai bine să ai 95 % acoperire vina.
Cu respect
Ramesh.S

 
Da, de obicei peste 95% este acceptabilă.

O parte din Arta DFT este de a creşte de a creşte nodurile testabile şi de a creşte acoperirea vina, ceea ce necesită adesea schimbarea logica dvs.

 
Am cautat niste hartie de la IEEE, şi a constatat că există unele ecuaţii între acoperire de eroare şi respinge raportul., cum ar fi Williams-Brown model, Agrawal model, Seth-model Agrawal.

Dar:
1.Aceste modele au unele ipoteza în momentul în care respinge raportul-vina model de acoperire.Şi aceste presupunere nu poate fi exactă.

2.Aceste model de utilizarea unor parametri pentru a obţine relaţia dintre respinge raportul şi a acoperirii vina, cum ar fi numărul mediu de defecte pe un cip, clustering parametru de efect.
Mă întreb unde putem lua aceşti parametri?De la turnătorie?sau de a lua pe ei de către o mulţime de experimente?

Sunt curios despre cum de a defini vina cerinţa de acoperire în alte companii?Bazat pe quation thse?sau bazate pe experienţa?

Multumesc foarte mult! [/ Img]

 
Salut,

Nu sunt de acord cu discuţia aici.Cred că acoperirea vina trebuie să fie mai mult de 99%, poate mai bine decât 99,9%.Lasă-mă să expaln.

1.Presupune randamentul este de 90% (fiecare este un randament foarte bun).Deci, dacă vina de acoperire este de numai 95%, decât pentru a muri cu doar 1 vina, nu va fi 5 chips-uri rău în fiecare 1000 de jetoane pe care le livrarea la clientul dvs.!

2.Becareful cum ai calcula acoperire vina.Logic ca limita de scanare nu se află în lanţul de scanare, şi, astfel, apar ca "pierderea de vina de acoperire".Dar, de fapt, acestea sunt testate de un alt model.Deci, în timp ce "Scan-lanţ" vina de acoperire este de 95% sau mai mult, acoperirea reală este mai mare.

Cu respect,
Eng Han
www.eda-utilities.com

 
Hi All,
Accept cu notele leeenghan.
dar noi trebuie să ştie un lucru care a fost cea mai mare proiority merge la customer.it client este gata să plătească suma mare pentru un tester fiecare ar trebui să ţintă trebuie să fie pentru a obţine 99.9%., ci ca un compromis între cost tester şi un bun acoperirea este de 95 % este unul bun.i think u understand
My concept.
cu respect
Ramesh.S

 
Salut,
În cazul în care acoperirea falia este în jur de 95 %, acoperirea testul va fi mai mult decât faptul că, pentru un motiv evident că unele părţi din logica nu va fi acuzat, la fel ca Atingeţi Logic & unele macro ca si cum PLL, etc, care sunt testate prin alte mijloace. Unele pierdere de acoperire va fi din cauza constrângerilor ATPG & non scanare elemente.

Deci, mă simt vina de acoperire de 95 % este suficient de bun.

Thanks & Regards
Chandhramohan

 
puteţi obţine 99%, de la un design mic, dar este foarte dificil pentru a obţine mai mult de 96%, de la o proiectare a cipului mare.

 
DFT acoperire vina a fost un subiect controversat pentru ultimii 20 de ani.Unele companii ca IBM, SUN etc .. acorde o importanţă foarte mare pentru a DFT şi de a face desenele lor în calitate de DFT prietenoase cu putinţă.Acest lucru desigur adaugă unele complexitatea şi unele zone, posibilă pierdere din cele mai înalte de performanţă (din cauza logicii suplimentare muxing vine în calea critice), dar punctul lor de vedere este că ei tot merita.Multe comapnies alte companii fabless ASIC mai ales în zona golfului se bazează mai mult pe testarea funcţională pentru a valida de siliciu şi nu atât de mult pe DFT.În funcţie de locul în care lucraţi cerinţele de vina de acoperire diferă.

 
Salut,

Trebuie să nu sunt de acord din nou, cu câteva puncte menţionate mai sus.

În primul rând, atâta timp cât ne introduce scanarea lanţ, şi modele industriale să ia paşi simpli pentru a îmbunătăţi acoperirea vina, nu este dificil să se apropie la mai mult de 99% pentru cei care logica poate fi testată prin scanare.

În al doilea rând, nu putem opri doar la nivel atinge 95% acoperire DFT.Trebuie să ne uităm la 5%, care nu este acoperit şi de a determina dacă acestea sunt de testare de către alţi vectori, sau este o scape de acoperire.

Thridly, în timp ce costurile de testare este mare, acesta nu adaugă o mulţime de cost pentru a testa dacă aţi pune în aplicare în mod corespunzător structura de testare.Rularea de un milion de vectori mai ia 0.1s mai mult, dacă se execută la doar 10MHz.Cu noi tehnici de compresie Acest lucru este chiar mult mai puţin decât de timp pentru testul de ansamblu.

Cel mai important lucru este de proiectare trebuie să facă testul prietenos.Următorul lucru important este mentalitatea ar trebui să urmărească mai mult de 99,9% de acoperire de încercare de ansamblu.Este mult mai costisitoare pentru tine client pentru a reveni vă cipul rău decât şters-o, în primul rând.

Cu respect,
Eng Han
www.eda-utilities.com

 
Da ....., acest subiect a numărului FaultCoverage este discutabilpentru că acest fapt depinde foarte mult cu privire la aplicarea un cip va fi utilizat in

Spune, de exemplu, în cazul în chip este mergi la a fi parte dintr-o auto (auto) şi se va controla airbag-uri, atunci este o viaţă aplicaţie critică.Deci, este necesar să se aibă> acoperire de 99%.

În acelaşi timp, în cazul în care cip va fi folosit pentru un sistem de iluminat de control, it doesnt trebuie să fie atât de mult ...90% este suficient de corect.

Un alt exemplu, spune că merge într-o ambarcaţiune de spaţiu, care este o operaţie misiune crital, există 99,9% este o necesitate, dar dincolo de faptul că, pe mai multe redundacy nivel este angajat acolo pentru a avea grijă de cel mai rău caz (în caz de faptul că 0.1% devine o realitate).

Deci, numerele de a lua decis prin aplicarea ..

Toate cele bune,
Harish
http://hdlplanet.tripod.com
http://groups.yahoo.com/group/hdlplanet

 
Cred că acoperirea vina de 96% este acceptată în domeniul proiectării de mari dimensiuni.Avem de a compromis între o acoperire vina cu timpul de testare, suspendate de structura de testare, costul de ATE, etcAdăugat după 1 minute:U ar trebui să aruncăm o privire la numeroase lucrări propuse în domeniu DFT

 
Cred că este depind de modelul de vina de a utiliza, pentru a blocat-vina sa avem nevoie de 95% acoperire, cu toate acestea, pentru unele modele de eroare, cum ar fi vina întârziere cale, gradul de acoperire nu poate fi asa de mare.

 
Salut,

Sunt surprins să aud că cei mai mulţi oameni aici cred că 95% este acceptabilă.Pentru mine, 5% este un număr mare de noduri netestat.IF Design dvs. are 200K de celule, acolo va fi de aproximativ 400K noduri.5% va însemna 20K noduri.

Pot să întreb întrebarea dintr-un alt unghi.Ce sunt "5%", care nu le puteţi test?

Cu respect,
Eng Han

 
Cred că En puncte Han sunt, de bine de acoperire vina nu ar trebui să fie o valoare standard, care este diferită de a proiectelor dumneavoastră diferite.În cazul în care modelele atpg nu acoperirea toate greşelile, tu ar trebui să confirme defecţiunile restul neacoperit de către atpg modele.

 
aceasta este în legătură cu punerea în aplicare a cipului
în cazul în care acesta este ceva destul de critică, atunci acesta trebuie să fie foarte mare ... aproape 99,9%

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top