Întrebare despre sintetizare "invertor de lanţul" b

[ckcson]

Dear All:

Am o întrebare importantă despre sintetiza lanţul de invertorul prin utilizarea
Synopsys Design compilator.

Vreau sa fac un număr impar-lanţ invertor pentru a construi un oscilator digitale.
Dar Compiler Design va optimiza designul meu.
Ce pot face?

Eu am încercaţi să utilizaţi dont_munch "" descriere, dar încă nu se poate potrivi ideea mea.

Acestea sunt codul meu Verilog:

ring_osc modul (permite, out1, out2, out3, out4, fout);
de intrare a permite;
fout de ieşire;

de ieşire out1; / / dont_munch Synopsys "out1"
de ieşire out2; / / dont_munch Synopsys "out2"
de ieşire out3; / / dont_munch Synopsys "out3"
de ieşire out4; / / dont_munch Synopsys "out4"

NAND (out1, permite, fout);
(nu out2, out1);
(nu out3, out2);
(nu out4, out3);
nu (fout, out4);

endmoduleMulţumesc foarte mult pentru sugestia ta.

 

[dcreddy1980]

în cazul în care întrebarea ur este de a construi un lanţ de număr impar invertor apoi
încerce să se pună dont_use chiar şi numărul de celule de invertor în setup dosar Synopsys şi DC va utiliza invertoare nui ur număr, pentru optimizarea .. hope u primit ceea ce i sînt încerc să spun.

şi, de asemenea, specifica "set_max_delay" ... în funcţie de sus pe termenului specificat se va construi lanţul de invertor.

Cu respect,
dcreddy

 

[wkong_zhu]

trebuie să utilizaţi dont_touch pe celule bibliotecă, nu logica matematica.
Synopsys va traduce logica matematica la biblioteca GTECH, apoi hartă pentru a-ţintă bibliotecă.Dacă doriţi ca lanţul de întârziere.
Chiar folos celula ţintă direct.apoi set_dont_touch pe ele.

 

[ckcson]

wkong_zhu a scris:

trebuie să utilizaţi dont_touch pe celule bibliotecă, nu logica matematica.

Synopsys va traduce logica matematica la biblioteca GTECH, apoi hartă pentru a-ţintă bibliotecă.
Dacă doriţi ca lanţul de întârziere.

Chiar folos celula ţintă direct.
apoi set_dont_touch pe ele.

 

[dcreddy1980]

Voiam să spun este ... în fişierul dvs. de configurare Synopsys ... u poate specifica care dintre celule din biblioteca de celule standard nu trebuie utilizat în timpul sinteza ...

De exemplu:

set_dont_use * IV * 2
set_dont_use IV * * 4

Două comenzi de mai sus ar trebui să fie prezentă în fişierul de configurare şi odată ce sunt în fişierul de configurare ... lanţ ur invertor nu va avea invertoare cu X2 sau X4, la toate, în netlist final.

Sper ... u a ajuns punctul meu.

Cu respect,
dcreddy

 

[ckcson]

Poate am să mă fac înţeles.
Dacă am încerca să formeze un lanţ de invertor ca acesta:
În invertor --- --- --- out1 invertor out2 --- --- --- invertor out3 ---- invertor --- out4 ---- invertor --- afară
Când am citit dosarul Verilog în DC, punctul de vedere schematic va fi tradus în acest (cu G_tech)
http://home.pchome.com.tw/cool/ckcson/inverter_chain.jpg

Vă mulţumim pentru ai ajuta.
Sunt foarte apreciat

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Zâmbi" border="0" />

 

[dcreddy1980]

Ti-u u obtine ceea ce vrei?

sau încă u have doubhts în ceea ce priveşte abordarea?

Cu respect,
dcreddy1980