Întrebare despre schimbarea gradul viteza CPLD

[amitgangwar_vlsi]

hi toată lumea, im folosind XC95108 -7 tq100 ........ nu există grad de viteză este de -7. pot sa-l inlocuiasca cu un dispozitiv de viteză clasa -20. Cum pot asigura că designul meu ar lucra pe acel dispozitiv sau nu. Multumesc anticipat amit gangwar

 

[sree205]

la cunoștințele mele, desene sau modele va funcționa bine dacă dispozitivul are suficient spațiu pentru a se potrivi inch, dar, în cazul în care ei merg pe un bord, a se asigura că amprenta la sol (sau numărul de pini), precum și conectarea la pinii corespund înainte de a încerca ceva u ca această

 

[FvM]

Bună ziua, nu poți fi sigur decât dacă nu s-au dovedit ca, cu instrument de analiza calendarul. Eu nu sunt familiar spirit Xilinx ISE, dar presupun, ei au opțiunea. , Fără o analiză calendarul, puteți estima din datele generale (max. frecvență, întârziere) date în foaia de date, în cazul în care trebuie să vă așteptați probleme cu grad viteză mai mică. Salutari, Frank

 

[muralicrl]

Bună, În clasa mea viteza de vedere nu contează dacă u alege optimizarea zona opțiune în timpul compilării. Thank u N.Muralidhara

 

[preet]

dacă proiectați un sistem de mare viteză, apoi se schimba viteza de grad afectează cu adevărat performanță. ceea ce privește

 

[Zerox100]

În Xc9500 CPLDs, clasa de viteză mai mic înseamnă pini mici la pinul întârziere, și nimic altceva!

 

[FvM]

Asigurați-vă, că aceasta înseamnă foarte mult altceva, de exemplu, frecvența maximă de funcționare de contoare sau mașini de stat. Pin-la-pin întârziere este doar o proprietate reprezentant. În măsura în care viteza de clasa a poate afecta performanta , dar numai în cazul în care o frecvență anumită operațiune este depășită. În plus, în limitele stabilite de către clasa de viteză depinde de complexitatea de ecuatii logice în proiectarea (= numărul de macrocelule în calea cea mai lunga feedback-ul), astfel aveți nevoie de sincronizare analysator Xilinx pentru a ști exact. Sincer