În ceea ce priveşte de sinteză

[Pankaj]

Salut,

Ce se întâmplă, în general, când ne specificarea adăugarea a două nos în orice HDL,

de ex.R: În std_logic_vector (31 downto 0);
b: În std_logic_vector (31 downto 0);
Suma: out std_logic_vector (31 downto 0)

Suma <= a b;

Va sintetizator sintetiza vipera cu ajutorul Ripple poarte sau să-LookAhead.În mod specific ce face Xilinx ISE7.1i va face

Pankaj

 

[luancao]

Aceasta depinde de ce fel de contrains să adăugaţi şi instrumentele pe care îl utilizaţi ...

Just try şi uite rezultatul.

 

[dBUGGER]

Salut,
cea mai mare parte va fi o ondulaţie transporta Adder.Dar tu a vedea arhitectura a dispozitivelor veţi vedea că şi-au dedicat transporta cale de propagare în fiecare CLB, astfel încât să întârzierea de propagare este destul de puţin.

Toate cele bune,