Este sincron sau asincron de design preferat?

EDAboard.com Forum Index -> PLD, SPLD, Gal, CPLD, FPGA Design -> Este sincron sau asincron de design preferat?

Author

Message

Pratibha MD

Inregistrat pe: 01 Mar 2007
Mesaje: 224
A ajutat: 148

17 martie 2009 12:50 Sincronizare sau Async de design?

Este sincron sau asincron de design preferat?
Plz da motive. Design Async este, de obicei infered de o blocare în design FPGA, în timp ce design de sincronizare de un flop.
Deci, care este idee mai bună de a concepe?

khamitkar.ravikant

Inregistrat pe: 15 Iul 2008
Posts: 228
A ajutat: 114
Location: Romania

17 martie 2009 13:37 Sincronizare sau Async de design?

este întotdeauna mai bine să ai sincronizare. de design ca ieşire flip flop, la momentul dat sunt previzibile şi evenimente occure la evenimente ceas de aceea este întotdeauna mai bine să utilizaţi Sync. design.
dacă u energie pentru Async. de proiectare, atunci performanţa FPGA a lua hamperd şi u nu va obţine cele mai bune rezultate.
în cazul în care u nevoie pentru a verifica XILINX aceeaşi chiar şi dă de avertizare fel, atunci când u limba utilizaţi şabloane.
u a putea merge la XILINX Editare ISE's -> limba şablon -> VHDL -> sinteza Construct -> exemplu de codificare -> şi apoi u poate verifica oricare din exemplele de care este Sync. sau Async.
XILINX va da de avertizare cu privire la Async. desene sau modele.
a verifica dacă.

Google
AdSense
Google Adsense

17 martie 2009 13:37 Ads

Pratibha MD

Inregistrat pe: 01 Mar 2007
Mesaje: 224
A ajutat: 148

18 martie 2009 5:25 Re: Sincronizare sau Async de design?

În primul rând aş dori să vă mulţumesc pentru răspuns.
Am încercat o chix Async D Flip la ISE. Dar nu am lua orice avertismente. I sînt folosire ISE 9.1
Poţi să plz a sugera cum pot afla analiza Timing în proiectare front-end? Vreau să spun orice instrumente de evaluare versiune?

rădăcină

Inregistrat pe: 23 iulie 2002
Posts: 157
A ajutat: 5

18 martie 2009 20:11 Re: Sincronizare sau Async de design?

Pratibha MD,

Ce este un Async flip-flop în VHDL / Verilog?

O flip-flop este ceea ce face de fapt un design sincronă, deoarece este un element cronometrat. Alte circuite digitale, precum şi de, sau, xor, precum şi muxes sunt dispozitive Async flops, dar şi la ghişeele de schimbare pe margini ceas şi capturarea de stat a dispozitive Async celelalte.

S-ar putea dori să ridic o carte pe design digital pentru a obţine familar cu unii dintre concepte. Într-adevăr de proiectare Async se presupune a fi o alternativă, chiar mai mici de putere pentru a proiecta sincronizare, deoarece nu aveţi Running Free ceasuri.

Cele mai multe modele în FPGA / ASICs sunt modele de sincronizare. Sau cel puţin încearcă să fie! Foarte fericit