sincrone şi asincrone

EDAboard.com Forum Index -> PLD, SPLD, Gal, CPLD, FPGA Design -> sincrone şi asincrone

Author

Message

s_vlsi

Inregistrat pe: 16 mai 2006
Posts: 21

26 mai 2006 13:56 sincrone şi asincrone

a putea anyone spune-mi diferenta intre a nu putea suporta sincrone şi aynsynchronous cu codul Verilog?
a nu putea suporta pe care ar trebui să mergem pentru? Intrebarea

Thanks & Regards

sree205

Inregistrat pe: 13 martie 2006
Posts: 421
A ajutat: 30

27 mai 2006 8:40 sincrone şi asincrone

de ce nu face u citit hârtie pe resetează de către Cummings Clifford? această legătură are o hârtie pe resetează, acest lucru va ajuta la înţelegerea dumneavoastră.

http://www.sunburst-design.com/papers/

louisnells

Inregistrat pe: 08 mai 2006
Posts: 212
A ajutat: 13

27 mai 2006 13:27 Re: sincrone şi asincrone

Într-o sincronă a nu putea suporta se întâmplă numai atunci când ceasul este activ (fie pe ve merge sau de-puls ve merge). şi anume: aţi pus semnal de a nu putea suporta până la probele ceas marginea acesteia.
Dar, în a nu putea suporta a nu putea suporta asincron se întâmplă instantaneu.

zainmirza

Inregistrat pe: 24 decembrie 2005
Posts: 134
A ajutat: 32
Locatie: Islamabad

27 mai 2006 19:11 sincrone şi asincrone

plz a scrie, de asemenea, ABT adică de transmisie sincrone şi asincrone de transmisie.

louisnells

Inregistrat pe: 08 mai 2006
Posts: 212
A ajutat: 13

27 mai 2006 19:30 Re: sincrone şi asincrone

În cazul în care transmiterea este synchrounous nu va fi un semnal de referinţă (ceas), ceea ce face colegii implicate în etapa de comunicare la unison. Conexiunea ICSP de la programator PIC de a LC este sincronă, pentru că există un ceas de referinţă în ICSP.
In asincrone de transport nu vor mai fi nici un semnal astfel de refernce. De exemplu, RS232 nici un semnal de ceas, la-toate.

zainmirza a scris:

plz a scrie, de asemenea, ABT adică de transmisie sincrone şi asincrone de transmisie.

dsocer

Inregistrat pe: 04 aprilie 2006
Posts: 11

29 mai 2006 4:45 Re: sincrone şi asincrone

sincrone: întotdeauna @ (posedge CLK)
începe
în cazul în care (RST == 0) ......
altceva ..............
final

asincrone: întotdeauna @ (posedge CLK sau RST negedge)

Cred că este mai bine sincronă în cele mai multe aplicaţii.

sree205

Inregistrat pe: 13 martie 2006
Posts: 421
A ajutat: 30

30 mai 2006 12:36 sincrone şi asincrone

Incase de a obţine o intrare asincrona, mod de a face sincronizarea fără nici o metastability dubla este de a suferi un eşec asincron de intrare şi de a utiliza producţiei de a suferi un eşec al doilea în proiectare.

Aceeaşi metodă se aplică, de asemenea, un semnal de traversare de la domeniu ceas la altul.

shankarmit

Inregistrat pe: 22 iunie 2005
Posts: 188
A ajutat: 8
Location: Romania

30 mai 2006 14:13 Re: sincrone şi asincrone

A nu putea suporta Asynchornous este, indiferent de ceas şi de a nu putea suporta va acţiona ..

utilizează în cazul în care nu putea suporta = 1, atunci ..

elsif (alway (at) ceas) ..

În .. sincronă a nu putea suporta numai în cazul în care ceas este activ (postive sau negative) .. şi de a nu putea suporta va acţiona în

în cazul în care (alwy (AT) clocl)
în cazul în care (reset) ..

Ne pare rau eu nu sunt bune în Verilog .. u scrie în acest mod ..

Cu respect
Shankar

Google
AdSense
Google Adsense

30 mai 2006 14:13 Ads

eelinker

Inregistrat pe: 12 februarie 2006
Posts: 572
A ajutat: 12
Locatie: PERSIA

21 Jul 2006 6:31 sincrone şi asincrone

În numele ---
calcul diferenţele sunt:
1) asynchronus nu are nici un ceas şi se bazează pe porti întârziere, mai degrabă decât flip-flop.
2) asynchronus nu este susţinută de instrumente CAD, astfel că nu este înţelept să proiectare asincron.
3) pentru mai multe informaţii despre asincron proiectarea se referă la ASCnotes.pdf în web.
cu respect

vcnvcc

Inregistrat pe: 21 Jul 2006
Posts: 88
A ajutat: 1

21 Jul 2006 9:21 Re: sincrone şi asincrone

câteva puncte Synch ABT a nu putea suporta. şi Async

1. A nu putea suporta ASYNCH este de a compara rapid pentru a sincroniza, hardware-ul are mai puţin, are putere mai puţin, dar
şanse sunt acolo pentru încălcarea momentului potrivit pentru a nu putea suporta Async.

bansalr

Inregistrat pe: 22 decembrie 2005
Posts: 158
A ajutat: 13

21 Jul 2006 10:19 Re: sincrone şi asincrone

Plz du-te la link-ul de mai jos pentru a avea discuţii mai mult pe Sync Async vs

http://www.deepchip.com/items/0396-01.html

kaustubhkhole

Inregistrat pe: 21 Ian 2006
Posts: 102

23 iulie 2006 18:34 sincrone şi asincrone

Ceas şi fără ceas!
aceasta este cea mai simplă ..... def

Haytham

Inregistrat pe: 06 iunie 2004
Posts: 225
A ajutat: 14
Locatie: Egipt

23 iulie 2006 21:53 Re: sincrone şi asincrone

Salut
A nu putea suporta sincrone mijloace de proba a nu putea suporta cu marginea ceas (fie POS sau neg)
În timp ce nu putea suporta Asynchronous mijloacele necesare pentru a nu putea suporta atunci când vreodată condiţie a nu putea suporta este activ.
Un aspect important pe a nu putea suporta asynchrounous este că aceasta ar trebui să synchrnously de e scos de la intrare a nu putea suporta modul şi acest lucru este considerat ca fiind o problemă cu privire la integrarea de sistem.

Verilog următoare este corectă

Citat:

sincrone: întotdeauna @ (posedge CLK)
începe
în cazul în care (RST == 0) ......
altceva ..............
final

asincrone: întotdeauna @ (posedge CLK sau RST negedge)

Pentru design digital IC, întotdeauna am folosi resetare asynchrnous

Pentru transmiterea sincron înseamnă că semnalul de ceas este transferat cu datele în timp ce unul asincron înseamnă fără informaţii de ceas, la toate.

În transmitere asynchrnous, ceasul este re-extrage date Fom folosind circuitul de CDR (ceas-de recuperare de date) şi apoi de date sunt sincronizate cu ceas din domeniu receptor folosind 2 CF lui, cel puţin

Mulţumesc