PLD, SPLD, Gal, CPLD, FPGA Design - programabile logica, punerea în aplicare, fpga, Xilinx, altera, chiparos, Atmel, vhdl, cpld, plds

PLD, SPLD, Gal, CPLD, FPGA Design Simple şi cele complexe Programmable Logic Devices la Altera, Cypress, Xilinx. Field Programmable Gate Array. Aparat specifice VHDL / Verilog / SystemC întrebări. Tags: fpga Xilinx, fpga punerea în aplicare, fpga vhdl, cpld, plds, PLD logica, vhdl, verilog, vlsi, Altera, Cypress, Xilinx, Atmel, programarea logică, Moderator: Super Moderatori		Mergi la pagina 1, 2, 3 ... 223, 224, 225 Next Salt la pagina:
Post nou subiect	EDAboard.com Forum Index -> PLD, SPLD, Gal, CPLD, FPGA Design	Cautare: Marchează toate subiectele citite

	Răspunsurile	Autor	Vizualizări	Ultimul mesaj
Anunt: ALL E-CARTI aici vor fi sterse!!! Utilizatorii vor fi atras atenţia!!!	0	klug	3132	21 martie 2007 22:21 klug
Anunt: Verilog versus VHDL	0	FORUM_RULES	10693	23 noiembrie 2004 20:50 FORUM_RULES
Rezultat Întârzierea problemă pentru 32 bit iesire ( 50 puncte pentru sol)	7	khamitkar.ravikant	804	12 mai 2009 8:40 galt_roark
VHDL Funcţie eficientă pentru a găsi o serie de Semnat Vector	1	omara007	42	20 mai 2009 21:05 FvM
Noua idei de proiecte	2	Mkanimozhi	27	20 mai 2009 20:16 DoraSzasz
SystemC	1	mani45	27	20 mai 2009 19:33 pini_1
SystemC de utilizare - compilare pentru Hard-şi software-ul?	2	ruschi	108	20 mai 2009 19:29 pini_1
@ ltera Max7000 (fara "S") Seria, programator.	0	Gigillo74	18	20 mai 2009 15:25 Gigillo74
Dumping memorie de la Verilog a VHDL	0	karper1986	12	20 mai 2009 14:10 karper1986
Ceas sarcină de la Verilog a VHDL	0	karper1986	21	20 mai 2009 13:39 karper1986
Newbie întrebare - mai simplu dispozitiv de logica	1	mrhamada	57	20 mai 2009 9:56 LoomVortex
M1-SYSMGMT-dev-KIT: Comunicare între Fusion-ProAsic	5	LoomVortex	87	20 mai 2009 9:36 LoomVortex
Cum pot descrie un factor de multiplicare, folosind un ROM în VHDL?	0	yan25	24	20 mai 2009 8:59 yan25
Introducere Locul şi traseu de proiectare în VLSIs de Patrick	0	shitansh	33	20 mai 2009 8:53 shitansh
o eroare în ISE10.1, dar nu şi în ISE6.2	0	ahmadagha23	9	20 mai 2009 7:09 ahmadagha23
Ajuta-ma pentru SDIO	3	alpacinoliu	150	20 mai 2009 4:59 alpacinoliu
Putem folosi Labview cu spartan 3A	3	elec-eng	201	19 mai 2009 23:31 elec-eng
i2c porni şi opri detectare	3	vipulsinha	63	19 mai 2009 23:30 RBB
DLX Procesor	1	Mkanimozhi	96	19 mai 2009 19:54 karper1986
Zgomotul Filtrarea în FPGA de fluxul video	0	ombadei	57	19 mai 2009 13:28 ombadei
VHDL & Verilog Comparativ	4	elcielo	697	19 mai 2009 9:43 pini_1
Variabile în VHDL [ Mergi la pagina: 1, 2]	35	ombadei	600	19 mai 2009 9:23 FvM
ajuta, de bază vhdl stat maşină cu nex 2	7	nicklas_a74	177	19 mai 2009 7:52 nand_gates
Unde pot găsi VPB specificaţie autobuz?	0	kel8157	6	19 mai 2009 7:49 kel8157
VHDL - ceas şi care se încadrează în creştere marginea simulare	2	n3utr0	123	19 mai 2009 7:40 kvingle
nevoie de o clarificare Xilinx ISE	4	senthilnathan.rajesh	150	19 mai 2009 7:27 omara007
Xilinx XST de sinteza proces este lung, ţinând tooooo!!	0	omara007	30	19 mai 2009 4:21 omara007
PS2 tastatură lectură VHDL	3	r0nald	78	19 mai 2009 1:53 r0nald
Cum pot descrie un factor de multiplicare, folosind un ROM în VHDL?	0	yan25	24	18 mai 2009 21:20 yan25
Te rog, ajută-mă!!! Verilog probleme .... in Xilinx	2	DoraSzasz	51	18 mai 2009 19:19 DoraSzasz
FPGA de intrare	0	roddyalan	27	18 mai 2009 16:31 roddyalan
Puls Generatorul Problemã	5	Marginile	213	18 mai 2009 9:42 Marginile
Secvenţială de proiectare în VHDL	1	abeltyukov	60	18 mai 2009 6:24 ahmedalzaabi
Cum să heirarchical dump utilizând structura VCS??	0	MohEllayali	63	17 mai 2009 19:54 MohEllayali
FPGA netlist produce în poarta nivel?	2	lt.data	108	17 mai 2009 17:23 FvM
FPGA punerea în aplicare a facilitate de extracţie de la modul de imagini	0	varunmalhotra	63	17 mai 2009 3:40 varunmalhotra
Probleme folosind spartan 3A Starter Kit si cablu USB pentru a JTAG	0	armed23ogm	69	17 mai 2009 3:12 armed23ogm
verilog cod	0	dody_fadel	69	16 mai 2009 21:34 dody_fadel
Cum pot descrie un factor de multiplicare, folosind un ROM, în VHDL?	0	yan25	24	16 mai 2009 17:41 yan25
SATA PHY chip	19	cheesent	3231	16 mai 2009 17:20 iso12
conecta Virtex-5 Fpga la DSP TMS320C6474 prin RapidIO, SRIO ...	1	a.nemati	108	15 mai 2009 16:26 Flemming_Sundance
Modelsim 6.5a & 6.3c PE student Edition	0	veiledcavalier	84	15 mai 2009 12:00 veiledcavalier

	EDAboard.com Forum Index -> PLD, SPLD, Gal, CPLD, FPGA Design	Ora este GMT 2 ore Mergi la pagina 1, 2, 3 ... 223, 224, 225 Next Salt la pagina:
Pagina 1 din 225

Salt la:

	Posturi noi			Nu sunt mesaje noi			Anunt
	Posturi noi [popular]			Nu sunt mesaje noi [Popular]